- 电熔丝控制器一旦出现 RTL 逻辑毛刺，就可能导致昂贵的芯片永久失效。本文将介绍纵深防御式有限状态机（FSM）设计、冗余看门狗电路以及基于形式化 SVA 断言的验证方案。在片上系统（SoC）设计领域，软件可以迭代补丁、寄存器能够复位重置，这类特性早已为人熟知。但电熔丝（eFuse）有着完全不同的工作特性：数据一旦写入便永久不可更改。电熔丝属于一次性可编程（OTP）器件，用于存储设备唯一标识、加密根密钥、流片后工艺校准值等核心固定数据。对电熔丝进行烧写是一种物理性的不可逆操作。 图 1 电熔丝烧写
- 关键字：
eFuse
电熔丝
OTP
RTL
有限状态机
看门狗
- 随着应用需求不断变化，叠加人工智能快速兴起，计算领域迎来全新变革。如今，算力高低不再单纯由时钟频率和通用处理器决定。传统处理器能效日渐触顶，性能提升空间急剧收窄。为此，设计人员开始转向专用芯片与硬件加速器，针对特定任务定制硬件电路，从而实现高速运算。这类经过深度定制的硬件模块，专为执行专属任务设计，也是技术发展到当前阶段、应对各类严苛限制下的必然选择。本文将带你快速了解硬件加速器的定义、原理以及实现方式。 硬件加速器的兴起在过去，提升芯片性能主要依靠提高时钟频率和增加并行运算能力。处理器主频实现
- 关键字：
硬件加速器
HLS
RTL
FPGA
ASIC
片上存储
- 西门子数字化工业软件近日推出 Tessent™ RTL Pro 创新软件解决方案，旨在帮助集成电路 (IC) 设计团队简化和加速下一代设计的关键可测试性设计 (DFT) 任务。随着 IC 设计规模不断增大、复杂性持续增长，工程师需要在设计早期阶段发现并解决可测试性问题，西门子的 Tessent 软件可以在设计流程早期阶段分析和插入大多数 DFT 逻辑，执行快速综合，运行 ATPG（自动测试向量生成），以发现和解决异常模块并采取适当的措施，满足客户不断增长的需求。Tessent RTL Pro 进一步扩展了
- 关键字：
西门子
Tessent RTL Pro
可测试性设计
- · 将 RTL 收敛速度加快 5 倍，结果质量改善 25%· RTL 设计师可快速准确地了解物理实现指标，根据提供的指引有效提升 RTL 性能· 与 Cadence Cerebrus 和 Cadence JedAI Platform 集成，实现 AI 驱动的 RTL 优化中国上海，2023 年 7 月 17 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence® Joules™ RTL
- 关键字：
Cadence
RTL
- 楷登电子(美国Cadence公司)今日正式发布JasperGold® 形式验证平台扩展版，引入高级形式化验证技术的JasperGold Superlint和Clock Domain Crossing (CDC)应用，以满足JasperGold形式验证技术在RTL设计领域的签核要求。较现有验证解决方案，Superlint和CDC应用提高了IP设计质量，后期RTL变更最高减少80%， IP开发时间缩短4周。如需了解更多关于JasperGold技术
- 关键字：
Cadence
RTL
- EDA 公司和 FPGA 厂商不断开发新的工具和方法，推进繁琐任务的自动化，帮助设计团队集中精力做好创造性工作。下面我们就来看看 FPGA 工具流程的演进发展，了解一下现代 FPGA 团队是如何利用 RTL分析、约束生成和综合导向来减少设计迭代的。
- 关键字：
RTL
SDC
综合向导
FPGA
- Mentor Graphics 公司今天发布了最新版的 Catapult® 平台。与传统手工编码的寄存器传输级 (RTL) 相比，该平台将硬件设计的时间从设计启动到 RTL 验证收敛缩短了 50%。虽然现有的高级综合 (HLS) 方法可将设计和验证生产率提高多达 10 倍，但是完成最终 RTL 验证所需的时间还是可能会抵消这些优势。而此次发布的 Catapult 平台结合 HLS 与成熟可靠的验证方法以及新工具，其中，新工具能够在 C++/SystemC 级验证收敛(实现 C++/SystemC si
- 关键字：
Mentor
RTL
- 这次我们讲一讲如何入门学习硬件描述语言和数字逻辑电路;学习数字逻辑电路，我推荐的一本书就是--《数字设计-原理与实践》，其他的深入点可以看看《完整数字设计》;而对于硬件描述语言呢?有两个原则，一个是买书的原则，一个是看书的原则。首先，你必须买两类书，一类是语法书，平常使用的时候可以查一查某些语法;一类是，对语言的使用的讲解和使用的方法(如何书写RTL，如何设计电路，如何调试代码，使用仿真器等);我用过一年的VHDL和两年的Verilog;作为过来人，我想介绍一些比较好的书给入门者，避免大家走弯路。
- 关键字：
Verilog
RTL
- 要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同样，我们学习FPGA开发数字系统这个技术，先撇开使用这个技术的基础编程语言的具体语法、使用工具和使用技巧不谈，咱先来弄清楚FPGA的开发流程是什么。
FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程，这样来达到项目时间上的优势。但是，大部分的流程步
- 关键字：
FPGA
RTL
- 通过省去基于文件的流程，新工具可提供完整的 RTL 功率探测和精确的门级功率分析流程。
在最近发布的一篇文章中，笔者强调了当前动态功耗估算方法的内在局限性。简单来说，当前的方法是一个基于文件的流程，其中包括两个步骤。第一步，软件模拟器或硬件仿真器会在一个交换格式 (SAIF) 文件中跟踪并累积整个运行过程中的翻转活动，或在快速信号数据库 (FSDB) 文件中按周期记录每个信号的翻转活动。第二步，使用一个馈入 SAIF 文件的功率估算工具计算整个电路的平均功耗，或使用 FSDB 文件计算设计时间和
- 关键字：
SoC
RTL
- 通过省去基于文件的流程，新工具可提供完整的 RTL 功率探测和精确的门级功率分析流程。
在最近发布的一篇文章中，笔者强调了当前动态功耗估算方法的内在局限性。简单来说，当前的方法是一个基于文件的流程，其中包括两个步骤。第一步，软件模拟器或硬件仿真器会在一个交换格式 (SAIF) 文件中跟踪并累积整个运行过程中的翻转活动，或在快速信号数据库 (FSDB) 文件中按周期记录每个信号的翻转活动。第二步，使用一个馈入 SAIF 文件的功率估算工具计算整个电路的平均功耗，或使用 FSDB 文件计算设计时间和
- 关键字：
SoC
RTL
- 我们来做一个4选一的Mux的实验，首先是利用if…else语句来做，如下。
(由输入xsel来选择输出的路数xin0,xin1,xin2,xin3其一，输出yout)
Ex3:
input clk;
input xin0,xin1,xin2,xin3;
input[1:0] xsel;
output yout;
reg youtr;
always @ (posedge clk)
if(xsel == 2'b00) youtr <
- 关键字：
verilog
RTL
- 这次要说明的一个问题是我在做一个480*320液晶驱动的过程中遇到的，先看一个简单的对比，然后再讨论不迟。
这个程序是在我的液晶驱动设计中提取出来的。假设是x_cnt不断的增加，8bit的x_cnt加一个周期回到0后，y_cnt加1，如此循环，本意是要让下面的dout信号只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1这个区间内为1，其它时刻内为0。一般而言会有如下两种描述，前者是时序逻辑，后者是组合逻辑。当然除了下面两种编码风格外，还可以有很
- 关键字：
verilog
RTL
- 刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意coding style，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对coding style的重要性也算是有一个比较深刻的认识了。
后来因为一直在玩xilinx的spartan3 xc3s400，这块芯片资源相当丰富，甚至于我在它里面缓存了一帧640*480*3/8BYTE的数据都没有问题(VGA显示用)。而最近
- 关键字：
FPGA
verilog
RTL
- 我接触逻辑设计有三年多的时间了，说是三年，其实真正有大的提高就是在公司实习的那一年期间。在即将去公司报到之前，把一些东西写下来，希望让大家少走些弯路。
学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不可能有的话，接下来的内容你就没有必要再看了，花的时间再多也只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正入门，最好要多做几个项目(这三年大大小小的项目我做有七八个)，总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的逻辑设计差异比较大：前者主要是控制型的，会涉及到
- 关键字：
逻辑设计
IC
RTL
- 在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大，温度高最常见的问题就是系统重启，另外对FPGA内部的时序也不利，导致可靠性下降。其它硬件电路的功耗是固定的，只有FPGA的功耗有优化的余地，因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计。笔者项目经历尚浅，还是第一次正视功耗这码事儿，由于项目时间比较紧，而且xilinx方
- 关键字：
FPGA
低功耗
RTL
- Excellicon公司，一家时序约束分析和调试解决方案的供应商，可以提供自动化的时序约束编辑、编译、管理、实现和验证，日前宣布其产品被灿芯半导体采用，灿芯半导体是一家背靠中芯国际集成电路制造有限公司的设计服务公司，提供复杂的SOC和ASIC设计服务。 Excellicon工具很好的帮助灿芯半导体生成灵活的、客制化的、符合成本效益的设计流程，以便缩短复杂芯片的设计开发时间，该工具可以满足复杂的时序约束开发、验证和管理需求。Excellicon工具有望加快时序收敛过程并消除设计和实现工程之间无数次迭代
- 关键字：
Excellicon
灿芯
RTL
- 亮点： 设计规划速度提升了10倍，实现速度提升了5倍，容量提升了2倍 – 它们共同使吞吐量加速了10倍 构建于全新的可扩展基础架构、时序和解析优化引擎之上 已经在成熟和新兴的技术节点上成功生产流片 为加速芯片和电子系统创新而提供软件、知识产权(IP)及服务的全球性领先供应商新思科技公司日前宣布：正式推出将导致游戏规则发生改变的IC Compiler II，它是当前领先业界的布局和布线解决方案IC Compiler™的继任产品，可用于基于成熟和新
- 关键字：
Synopsys
IC
RTL
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)日前宣布，已经达成了一项最终协议，收购以SystemC为基础的高阶综合(HLS)与算法IP供应商Forte Design Systems。
- 关键字：
Cadence
SystemC
RTL
- 电子产品世界,为电子工程师提供全面的电子产品信息和行业解决方案,是电子工程师的技术中心和交流中心,是电子产品的市场中心,EEPW 20年的品牌历史,是电子工程师的网络家园
- 关键字：
数字硬件
RTL
参数测试
JTAG
- 寄存器传输级(RTL)验证在数字硬件设计中仍是瓶颈。行业调研显示，功能验证占整个设计工作的70%。但即使把重点放在验证上面，仍有超过60%的设计出带需要返工。其主要原因是在功能验证过程中暴露出来的逻辑或功能瑕疵和
- 关键字：
RTL
时序逻辑
等效
检查方法
- 在系统级芯片设计中，设计验证是一项十分重要的工作。传统的验证方法虽然比较简单，但对设计工程师要求很高，而且验证时间过长。本文介绍开放式设计和验证语言SystemC，通过该语言可实现RTL测试平台的复用，降低验证
- 关键字：
RTL
测试平台
模型
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence® Encounter® RTL-to-GDSII流程，面向高性能千兆级设计，包括在20纳米最新技术节点上的新设计。这种最新的RTL-to-GDSII设计、实现与签收流程是与领先的IP与晶圆厂合作伙伴及客户合作开发的，能更有效地进行SoC开发，满足并超越当今市场所需的功耗、性能与面积需求。
- 关键字：
Cadence
RTL-to-GDSII
- 有限状态机及其设计技术是数字系统设计中的重要组成部分，是实现高效率、高可靠性逻辑控制的重要途径。大部分数字系统都可以划分为控制单元和数据单元两个组成部分。通常，控制单元的主体是一个状态机，它接收外部
- 关键字：
RTL
策略
方案
- 在FPGA设计中使用Precision RTL 综合实例,数字滤波器通常分成有限脉冲响应（finite impulse response，也就是FIR）和
无限脉冲响应（infinite impulse response，也就是IIR）两大类。FIR 滤波器相对
于IIR滤波器而言，优点是相位线性和性能稳定，应用范围广
- 关键字：
综合
实例
RTL
Precision
设计
使用
FPGA
- Synopsys日前宣布，在其Galaxy设计实现平台中推出了最新的RTL综合工具Design Compiler 2010，它将综合和物理层实现流程增速了两倍。Design Compiler自1988年问世以来，随着工艺技术从1.5微米到32纳米的进步，而不断得到调整升级。而今时序与面积布线的优化已成为主要的挑战，最新版工具与时俱进，针对拓扑技术进行扩展，为Synopsys布局布线解决方案IC Compiler提供“物理层指引”;将时序和面积的一致性提升至5%的同时，还将IC
- 关键字：
Synopsys
RTL
32纳米
- 全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compile
- 关键字：
Synopsys
Galaxy
RTL
- 全球领先的半导体设计、验证和制造软件及知识产权(IP)供应商新思科技公司与中国内地最大的芯片代工企业中芯国际集成电路制造有限公司日前宣布，将携手推出全新的65纳米RTL-to-GDSII参考设计流程4.0(Reference Flow 4.0)。作为新思科技专业化服务部与中芯国际共同开发的成果，该参考流程中增加了 Synopsys Eclypse™ 低功耗解决方案及IC Compiler Zroute布线技术，为设计人员解决更精细工艺节点中遇到的低功耗和可制造性设计(DFM)等问题提供更多
- 关键字：
中芯国际
65纳米
Galaxy
RTL-to-GDSII参考设计流程4.0
- 2004年12月在一项由Synplicity公司委托的调查中，全世界超过20,000名开发者被询问关于他们的硬件辅助ASIC验证...
- 关键字：
FPGA
ASIC
NRE
RTL
- 美国加州圣荷塞 2009年4月14日– 芯片设计解决方案供应商微捷码（Magma®）设计自动化有限公司（纳斯达克代码：LAVA）日前宣布，该公司面向先进集成电路的全芯片综合产品Talus® Design的最新版本正式面市。新版Talus® Design包括了一个增强的时序优化引擎、改善的内存使用效率以及先进的生产率改进，比如：创新性可用性、更为灵活的先进脚本语言以及领先的第三方可测性设计（DFT）产品支持。同时，Talus Design与Talus Vortex相结
- 关键字：
Magma
RTL
DFT
Talus
rtl介绍
RTL是Real Time Logistics的缩写, 意为:实时物流，是顺应新经济变革的当代物流理念，与现代物流理念区别在于，实时物流不仅关注物流系统成本，更关注整体商务系统的反应速度与价值；不仅是简单地追求生产、采购、营销系统中的物流管理与执行的协同与一体化运作，更强调的是与企业商务系统的融合，形成以供应链为核心的商务大系统中的物流反应与执行速度，使商流、信息流、物流、资金流四流合一，真正实现 [
查看详细 ]
- 如何读懂数字电路RTL设计？
- 深圳IC厂商诚聘资深数字IC设计工程师
- KEIL,RTL,HTTP,DEMO,EASYARM2200,nbsp,nbsp,WEB KEIL-RTL HTTP-DEMO EASYARM2200
- MSP430,RTL8019 MSP430+RTL8019(新手上路，多多指教)
- Keil,ARM,RV,RTL,KIT 急切寻找 Keil ARM RV-RTL KIT ???
关于我们 -
广告服务 -
企业会员服务 -
网站地图 -
联系我们 -
征稿 -
友情链接 -
手机EEPW
Copyright ©2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《电子产品世界》杂志社 版权所有 北京东晓国际技术信息咨询有限公司
京ICP备12027778号-2 北京市公安局备案：1101082052 京公网安备11010802012473
